低功率之高效能動態邏輯電路設計

A Conditional Isolator Technique for Wide Pseudo-Footless Domino Logic Circuits

漏電流（leakage current）在深次微米與奈米電路的設計中是一個相當重要且又棘手的問題；這種現象使得不必要的電能耗損變得相當嚴重。在本篇論文中，我們針對Pseudo-Footless骨牌式電路提出Conditional Isolator 的設計技術，可以進一步將動態節點（dynamic node）與下拉邏輯迴路（pull-down network, PDN）隔離開來，在不犧牲整體電路速度的前提下，減少Pseudo-Footless 骨牌式電路於運算週期的不必要功率消耗問題。根據於32 輸入OR 閘的實驗結果顯示，相較於Pseudo-Footless 骨牌式電路與傳統骨牌式電路，Conditional Isolator 技術可以顯著改善漏電流所引起的功率消耗達到80%。